module ctrl;

	// Define the clock
	//
	// 0in set_clock clk -period 10 -waveform { 0 5 } -posedge -default
	
	// Define the reset
	//
	// 0in default_reset rst -async
	
	// Constrain reset to be 0 (inactive) for formal analysis
	//
	// 0in set_constraint rst 1'b0
	
	// Constrain the input
	//
	// 0in set_constraint data_in 128'b1
	
	// Constrain the key
	//
	// 0in set_constraint key 128'b1
	
	// Constrain the formal analysis
	//
	// 0in range -var aesdata -min 0 -max 10000 -assume -module aespipe
	



endmodule